VERIFY: Zuverlässigkeitsanalyse unter Verwendung von VHDL-Modellen mit integrierter Fehlerbeschreibung

Sieh V (1997)

Publication Type: Conference contribution

Publication year: 1997

Publisher: Universität Bremen

City/Town: Bremen

Pages Range: 39-42

Conference Proceedings Title: Tagungsband 9.Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen"

Event location: Bremen

URI: http://www3.informatik.uni-erlangen.de/Publications/Articles/sieh_ws.pdf

Authors with CRIS profile

Volkmar Sieh Lehrstuhl für Informatik 4 (Verteilte Systeme und Betriebssysteme)

How to cite

APA:

Sieh, V. (1997). VERIFY: Zuverlässigkeitsanalyse unter Verwendung von VHDL-Modellen mit integrierter Fehlerbeschreibung. In Tagungsband 9.Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen" (pp. 39-42). Bremen: Bremen: Universität Bremen.

MLA:

Sieh, Volkmar. "VERIFY: Zuverlässigkeitsanalyse unter Verwendung von VHDL-Modellen mit integrierter Fehlerbeschreibung." Proceedings of the 9.Workshop "Testmethoden und Zuverlässigkeit von Schaltungen und Systemen", Bremen Bremen: Universität Bremen, 1997. 39-42.

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